VHDL-Forum

DaMicha · Erstellt: 04.07.06, 12:06 Betreff: Re: Outputvector- Array

Moin Thomas.

Du brauchst einen neuen Datentyp, der ein Array aus Vektoren ist:

type array_type is array (natural range <>) of std_logic_vector(7 downto 0);

Diesen kannst Du dann ganz normal bei der Deklaration verwenden:

signal data : array_type(0 to 31);

Möchtest Du das ganze als Port für eine Entity, so muss der Datentyp in einem package erstellt werden, dass Du dann überall dort einbindest, wo du es brauchst.
In der Portdeklaration schreibst Du dann einfach:

port(
data_in : in array_type(0 to 31)
);

Du kannst auch noch weiter gehen und Dir den Typ so schaffen, dass er eine feste Größe besitzt:

type array32_type is array (0 to 31) of std_logic_vector(7 downto 0);

...

signal data : array32_type;

Viel Erfolg,
Gruß DaMicha.