VHDL-Forum

siedney · Gast

architecture EINS of AUFGABE is
signal a, b : integer := 0;
begin
a <= 2 after 1 ns, 4 after 2 ns, 5 after 3 ns;
process (a)
variable c, d : integer := 0;
begin
b <= a + 1;
c := b + 2;
d := a + b + c;
end process;
end EINS;
a = 0, 2, 4, 5
b = ?, ?, ?, ?
c = ?, ?, ?, ?
d = ?, ?, ?, ?

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Hallö,

was verstehst Du nicht?
Wie Variablen Arbeiten oder wie ein Process funktioniert?
Oder willst Du einfach die Aufgabe gelöst haben?

Gruesse,

Michael

siedney · Gast

Wie die Aufgabe gelöst wird natürlich.

siedney · Gast

Ach, noch was, wie wäre es wenn man statt process (a) ----> process (a,b) schreiben würde? Wird dann der Process nur ausgeführt wenn a und b sich ändern oder nur wenn sich eines der beiden Werte ändert????

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Hallö,

der Process wird ausgeführt sobald sich eine der beiden ändert.

Gruesse,

Michael

siedney · Gast

Aha, also würde des bedeuten wenn ich oben statt process (a) process (a,b) schreibe, genau das gleiche Ergebnis herauskommt?

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

OK!

architecture EINS of AUFGABE is
signal a, b : integer := 0;
begin
a <= 2 after 1 ns, 4 after 2 ns, 5 after 3 ns;
process (a)
variable c, d : integer := 0;
begin
b <= a + 1;
c := b + 2;
d := a + b + c;
end process;
end EINS;
a = 0, 2, 4, 5
b = ?, ?, ?, ?
c = ?, ?, ?, ?
d = ?, ?, ?, ?

b = 0, 3,5,6
c = 0,2,5,7
d = 0,4,12,15

Gruesse,

Michael

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Ich würde sagen ja.

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Sorry, vergiss meine Antwort.

Es kommt nicht das selbe raus.

Aber warum sollte man so etwas tun?

siedney · Gast

Naja, ich würd sagen, die wirren Profs kommen auf so welche Ideen. Und was würde dann herauskommen??? (process (a,b)??)