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Hannes
Registrierter Benutzer
Beiträge: 3
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Erstellt: 09.01.07, 20:06 Betreff: STD_LOGIC: type 'z'
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Hallo!
Ich versuche gerade, ein VHDL SPI-Interface auf meinem Xilinx Spartan3 Starter-Kit-Board zum laufen zu bringen. Ich arbeite mit ISE. In der Behavioral-Simulation funktioniert auch alles super, in der Post-Route-Simulation springen 2 Signale nach der Initialisierung mit dem Wert '1' plötzlich auf 'z'. Weiß von euch vielleicht jemand, woran das liegen könnte? Vielleicht gibt es ja Standardfehler, die zu so einem Ergebnis führen? Ich brauche das SPI-Interface für meine Arbeit an der Uni und habe es ziemlich eilig, es wäre also super nett, wenn Ihr alle kräftig antwortet! Vielen Dank schon mal im voraus, Hannes!
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djmaikdiehupe
Gast
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Erstellt: 09.10.07, 17:31 Betreff: Re: STD_LOGIC: type 'z'
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Hallo Hannes, habe erst jetzt Deine Nachricht gelesen, falls Du noch dabei bist, antworte bitte kurz. Ich mache auch an der Uni so etwas. Maik
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