VHDL-Forum

Verzweifelter

Hallo Leute!
ich habe das Problem dass ich morgen an meiner FH ein programm von einem Addierer abgeben muss.Das Programm habe ich mir "besorgt".
Leider steht jetzt in der Aufgabe dass ich zusätzlich abgeben soll:
- Ein Ausschnitt aus der Simulation, in der die Rechnung
"1010"+"1000"="10010" (binär) bzw. „A“ + „8“ = „12“
(hexadezimal) zu sehen ist.

Jetzt weiss ich aber net wie ich das darstellen soll

Also das Programm sieht wie folgt aus:

library ieee;
use ieee.std_logic_1164.all;

--Entity ohne Ports
entity tb_fa is end tb_fa;

architecture tb of tb_fa is
--Deklarationsteil
component fa
port (a,b: in std_logic;
s: out std_logic;
ci: in std_logic;
cg,cp: out std_logic);
end component;

signal a: std_logic;
signal b: std_logic;
signal ci: std_logic;
signal s: std_logic;
signal cg: std_logic;
signal cp: std_logic;

begin

process begin
a <= '0';b <= '0';ci <= '0';wait for 100 ns;
a<='0';b<='0';ci<='1';wait for 100 ns;
a<='0';b<='1';ci<='0';wait for 100 ns;
a<='0';b<='1';ci<='1';wait for 100 ns;
a<='1';b<='0';ci<='0';wait for 100 ns;
a<='1';b<='0';ci<='1';wait for 100 ns;
a<='1';b<='1';ci<='0';wait for 100 ns;
a<='1';b<='1';ci<='1';wait for 100 ns;
a<='0';b<='0';ci<='0';wait for 100 ns;

wait;
end process;

dut : fa port map(a=>a,b=>b,s=>s,ci=>ci,cg=>cg,cp=>cp);

end tb;

Bin für jede Hilfe dankbar