VHDL-Forum

DELICIOUS · Erstellt: 15.10.04, 21:30 Betreff: About 'Busses'

Hallo!
Das neue Semester hat begonnen und ein Projekt in VHDL steht vor der Tür.

Ich hätte da folgendes Problem.

Mein Projekt besteht aus zwei Symbolen mit 4 Eingängen. Beide Symbole komunizieren über einen 4 bit Bus (P[3..0]). Die Ergebnisse des Symbol 1 werden über den 4 Bit Bus (Array) übertragen.

Wie schaff ich es, dass das zweite Symbol den Bus versteht und akzeptiert?
Die Deklaratien dürfte mit std_bit(3 downto0) oder std_logic_vector(3 downto
0) funktionieren. Klappt aber nicht.
(Beide Symbole nicht designed sondern per Hand programmiert)