VHDL-Forum

sipu · Registrierter Benutzer Beiträge: 1

Hallo,

ich schreibe gerade eine Diplomarbeit über automatische VHDL-Code Generierung. Speziell über Tools die aus Matlab/Simulink automatischen Code generieren können. Ich möchte aber gerne auch einen weiten Überblick über alle Möglichkeiten und den verschiedenen Sprachen wie z.B. Verilog, SystemC, Bluespect,... darstellen.

Nun habe ich das Problem aus der Vielzahl an Design-Tools die wichtigsten, besten und bekanntesten heraus zu filtern.
Desshalb wär ein Sub-Forum nicht schlecht, in dem jeder über seine Erfahrungen mit seinen eingesetzten Tools berichten könnte.

Vielen Dank schon mal auf die hoffentlich vielen Antworten! (sieht hier ja momentan sehr verweist aus)

Grüsse
sipu