RStaeb
Gast
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Erstellt: 10.10.07, 16:10 Betreff: Taktüberwachung
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Ich möchte in VHDL eine Taktüberwachung schreiben. Funktion: Wenn ein CLK anliegt soll ein Ausgang auf '1! stehen, wenn der CLK fehlt, soll der Ausgang auf '0' gehen.
Kann mir jemand weiterhelfen??
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