VHDL-Forum

ZewaS · Junior-Mitglied Beiträge: 17

Danke für diese ratschläge. ich werde mein programm gleich umschreiben. Jedoch verstehe ich ihren Vorschlag nicht, dass ich die packages weglassen soll. ihrendwie muß ich die files doch in mein schaltwerk einbinden, ohne das ich alles in ein file schreibe. wie muß ich die packages umschreiben, dass sie korrekt sind?
danke für ihre mühe.
mit freundlichen grüßen
zewas

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

lösche einfach aus jeden file die package declerationen.

Im "Schaltwerk" brachst du nur die componeten zu declarieren.

Gruesse,

Michael

ZewaS · Junior-Mitglied Beiträge: 17

ok, werde ihre ratschläge ausprobieren. sende das projekt ihnen später per email.

ZewaS · Junior-Mitglied Beiträge: 17

Haben sie die email bekommen? wenn nicht, sende ich sie ihnen nochmal.
mit freundlichen grüßen
ZewaS

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Hallo,

wenn das ganze jetzt funktioniert, ist das ja schon mal gut.

Hier noch einige Tipps zum Coding-Style:

folgendes :
if ( fastclk='1' and fastclk'event)then
sollte so gemacht werden:
if rising_edge(fastclk) then

der "werk" process ist im Prinzip eine STATE Machine. Er sollte dann auch so beschrieben werden.
Du solltest Dir ansehen wie man State-Machines in VHDL codiert.

Es ist zu empfehlen:
port map (rese, cy, takt, q, dout, ain);
so zu schreieben
port map (rese => ....,
cy => .....,
takt => .....,
....
);

----------------

elsif cy ='0'and slclk'event and slclk='0' then

Hier sollte cy aus der clock beschreibung des FF rausgenommen werden (extra beschreiben)

-----------------

Der process übergabe erzeugt ein latch - latches solten vermieden werden - nur getacktete processe

ok - das wars deke ich.

noch viel spass

Michael

ZewaS · Junior-Mitglied Beiträge: 17

Können Sie mir einige anregungen geben, wie ich meinen process "werk" zu einer state machine umschreibe. bislang hab ich noch keine hilfreiche Lösung gefunden.
mit freundlichen Grüßen
ZewaS

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Hier gibt es einiges zu Sate Machines: http://www.vhdl-online.de/FSM/

Ich favorisiere den : One State Process

Gruesse

ZewaS · Junior-Mitglied Beiträge: 17

habe mein schaltwerk umgeschrieben, als beispiel nahm ich den one state Process. nun wollte ich meinem Programm die Pinbelegung übergeben, jedoch erkennt er meinen fastclk nicht. dieser soll den internen ablauf des Schaltwerkes takten. was habe ich bei der Schaltwerksbeschreibung falsch gemacht? warum erkennt er diesen fastclk nicht?

mit freundlichen grüßen
ZewaS

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Hast Du die portdeclerationen vom Adressschieberegister geändert?

Hier die componentendecleration:

component Adressschieberegister
port(r: in std_logic;
intclk: in std_logic; --Takt von 500kHz--
cy:out std_logic; --freigabe des adressschieberegister--
clk:in std_logic;
--reset:in std_logic; --manuelles Rücksetzen des Adress-FlipFlops--
q: out std_logic;
dout:out std_logic_vector (7 downto 0); --Adress-Schieberegisterausgang--
din: in std_logic);
end component;

Hier die entity :

entity Adressschieberegister is
port(r: in std_logic;
--intclk: in std_logic; --Takt von 500kHz--
cy:in std_logic; --freigabe des adressschieberegister--
clk:in std_logic;
--reset:in std_logic; --manuelles Rücksetzen des Adress-FlipFlops--
q: out std_logic;
dout:out std_logic_vector (7 downto 0); --Adress-Schieberegisterausgang--
din: in std_logic);

end Adressschieberegister;

Das passt nicht.

Gruesse,

Michael

ZewaS · Junior-Mitglied Beiträge: 17

Hallo,
Sorry hatte ich gar nicht erwähnt, hatte gestern das Adressschieberegister nochmals geändert (die Takpausenerkennung für jedes einzelene Schieberegister vorgesehen).
Habe trotzdem die Ports nochmal durchgeschaut, die stimmen, aber der Fehler ist immer noch vorhanden. ich sende ihnen die geänderten files.

Mit freundlichen grüßen
ZewaS

ZewaS · Junior-Mitglied Beiträge: 17

File Nr: 2
Adressierungserkennung