VHDL-Forum

Rapper · Gast

Hallo Leute,
ich wollte in VHDL ein Programm-Code schreiben um
ein Register(Programm Counter 32-Bit) bei jedem Takt um
1 zu inkrementieren..
Dazu hab ich den Ausgang von PC an den ersten Eingang von Addierer
geschaltet. An dem zweiten Eingang von Addierer ist eine Konstante 1 geschaltet. Der Ausgang von Addieren ist zurück an den Eingang von
PC geschaltet.
Der PC schaltet den Eingang bei aktiver Taktflanke auf den Ausgang, falls
write_enable gesetzt ist.
Mein Problem ist:
- Der Eingang von PC wird nicht durchgeschaltet, sondern wenn
z.B. der Eingang von PC nur aus Nullen bestand, wird im nächten Takt
der Ausgang von PC zu 0000...X
Wieso kommt dieser X an die letzte Stelle?
Im nächsten Takt werden daraus dann XX usw..
Addierer ist richtig programmiert, den hab ich seperat getestet..
Irgendwas stimmt insgesamt aber nicht..
Die Beschreibung von Register hab ich von Xilinx-Seite..
Bitte Bitte helft mir.. Bin am Verzweifeln..

Danke im Voraus

Rapper · Gast

Könnte das damit zusammenhängen, dass ich eine Rückkopplung
habe und keine Verzögerung dabei??