VHDL-Forum

Alex · Neuling Beiträge: 8

Hallo LukeS,

Du musst dazu ne Component erstellen von dem Modul, das du
instanziieren willst und dieses dann in der darüberliegenden Entity
instanziieren ...

Am besten mal in ein Buch oder Tutorial reinschauen, wie man
strukturelle Beschreibungen macht - dont sind i.d.R. auch
entsprechende Beispiele.

Siehe z.B. www.vhdl-online.de -> Tutorial, Kapitel 2.2, VHDL
Structural Elements. Kapitel 2.2.7 und 2.2.8 beschreibt das
ganze ganz gut als Beispiel.
Oder sicher auch in dem VHDL-Kompakt-Dokument, dass
von A. Maeder im Web kursiert ...
BTW, ich würde hier immer mit Named Signal Association
arbeiten ... (das Beispiel in 2.2.8 tut's leider nicht - sehe ich
gerade).

> Ich nehme an, dass ich einen Ausgang an mehrere
> Eingänge leiten kann.

Ja.
Nur umgekehrt, also mehrere Ausgänge "kurzschliessen"
ist nicht ganz so einfach. Geht auch und nennt sich dann
resolgved, würde ich aber versuchen zu vermeiden (braucht
man z.B. für Tristate-Signale).

Gruss,

Alex