VHDL-Forum

xGCFx · Stammgast Beiträge: 33

*.doc als Anhang ist eine schlechte Lösung. Das nächste Mal pdf oder ähnliches. Die Aufgabenstellung verstehe ich nicht so ganz, wenn ich das richtig sehe, is das doch ein ganz normaler Addierer für binäre Zahlen mit Vorzeichen. Da ich das ni genau weiss, is der Code mit Vorsich zu genießen:


library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity signed_adder is
  port (
    dt     : in std_logic_vector(9 downto 0);
    ct     : in std_logic_vector(9 downto 0);
    dout : out std_logic_vector(9 downto 0)
  );
end entity signed_adder;

  architecture rtl of signed_adder is
  begin
    dout <= signed(dt) + signed(ct);
  end architecture rtl;

Sonst bitte mal präziser ausdrücken...

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= http://editthis.info/freefpga =
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