ousmou
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Beiträge: 3
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Erstellt: 16.12.06, 20:04 Betreff: Re: P_Regler in VHDL |
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Danke nochmal für die Antwort,
also, den P_Regler, ist ein einfacher verstärker. Am Eingang liegt einen Druck vom Type (std_logic_vector), und am Ausgang ist meinen Druck verstärkt (std_logic_vector), es hat mir schon jemand geholfen den programm hinzukriegen, aber paar schritte habe ich nicht verstanden, und wenn ich den Programm simuliere zeigt mir einen FATAL ERROR, und das verstehe ich nicht.
Danke nochmal
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