VHDL-Forum

Sebastian Kotthoff

Hallo,

ich vermute, dass man in einem Process ein Signal nicht mehrmals setzen kann. (zumindest bei synthetisiertem Code)
Als Beispiel:

SIGNAL counter : std_logic_vector(3 DOWNTO 0) = "1000";

PROCESS (clk)
BEGIN
IF(rising_edge(clk)) THEN
counter = "0000";
counter = counter + 1;
END IF;
END PROCESS;

Dann ist nach dem ersten Abarbeiten des Processes Counter bei mir "1001" und nicht "0001".

Ist meine Annahme korrekt oder hab ich irgendwas nicht beachtet?
(nutze Quartus 6.0 von Altera mit MAX II -CPLD)

Vielen Dank fuer die Hilfe schon mal.