VHDL-Forum

hoshibrother · Registrierter Benutzer Beiträge: 1

hi leute!

bin neu in vhdl und habe folgendes problem zu lösen: ich habe drei eingänge (selekt_in, data0_in und data1_in). je nachdem welchen wert selekt_in hat, wird am ausgang eine bitfolge erzeugt. mein problem dabei ist folgendes:

was muss ich machen, um eine 8 zeichen lange bitfolge zu erzeugen, die aus dem bit 7 von data0_in und bit 7 von data1_in und 6 nullen besteht?

selekt_in(3 down to 0)
data0_in(8 down to 0)
data1_in(8 down to 0) und
out_out(8 down to 0)

thx

Dever · Registrierter Benutzer Beiträge: 2

Falls es noch hilft...das geht glaube ich so:

out_out <= (7 => data_in0(7), 6 => data_in1(7), others => '0');