VHDL-Forum

arthurembo · Registrierter Benutzer Beiträge: 3

Hallo,
ich brauche Hilfe zum Verständnis vor Events in VHDL. ich habe das folgende Problem: es sei die folgende Beschreibung:

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;

ENTITY anything IS
END anything;

ARCHITECTURE behavior OF anything IS
SIGNAL a, c, d : std_ulogic := '0' ;
SIGNAL b, e : std_ulogic := '1' ;
BEGIN
a <= '1' AFTER 2 ns, 'X' AFTER 3 ns, '0' AFTER 5 ns, '1' AFTER 8 ns;
b <= 'H' AFTER 5 ns, '1' AFTER 7 ns, 'X' AFTER 10 ns;
c <= TRANSPORT a NAND b AFTER 3 ns;
d <= a NOR c AFTER 2 ns;

PROCESS (a, e)
VARIABLE v: std_ulogic := '1';
BEGIN
e <= v XOR a;
v := NOT a AND e;
END PROCESS;
END behavior;

Ich möchte die Events Liste für die Signale c und d. Ich habe die Lösung aber ich verstehe etwas nicht. Ich habe die Lösung angehängt. Meine Frage ist, warum wird für das Signal d bei 7 ns das Event gelöscht?. ich vermute, es hat was mit dem delay model zu tun aber ich finde keine Erklärung dafür.

Danke schön im Voraus