VHDL-Forum

Gast

Hi,

yep, das hängt wohl mit dem Delaymodell zusammen.
Schreib mal bei d ein transport davor.
d <= transport a NOR c AFTER 2 ns;
M.W. nach wird der event in der Queue durch den danachfolgenden überschrieben (VHDL nimmt per default intertial, d.h. die Eventqueue enthält einen Eintrag, das Signal nach 2 ns zu ändern. nach einer ns kommt ein neuer Event, der alle, die bisher noch nicht eingetreten sind, überschreibt - bei c hast du ja auch schon richtigerweise transport verwendet).
Einen ähnlichen Fall hast du schon bei 2 und 3 mit den Änderungen auf a und c, aber der Event zum Zeotpunkt 4 auf d wird wohl deshalb nicht unterdrückt, weil in beiden Fällen eine 1 geschrieben wird, d.h. dann bleibt der Event in der Queue bestehen (bin hier nicht 100% sicher - find mein Beispiel dazu aber gerade nicht).

Bzgl. Delaymodell: Am besten mal nach VHDL intertial transport googeln. Sollten einige Beispiele kommen. Mein guter alter Lippsett/Schaefer/Ussery hatte das damals echt gut beschrieben - aber ich glaube das Buch ist nicht mehr zu vernünftigen Preisen erhältlich ... :-)

Grüße

Gast