VHDL-Forum

witteks · Stammgast Beiträge: 27

Gib das Signal in einem mit Clock getakteten Prozess aus.
Sowas in der Art

signal : bit_vector (5 downto 0); --(vielleicht besser std_logic_vector)
signal : ausgang bit;

process (clk)
var bit_zaehler : integer;
begin
if rising_edge(clk) then
if bit_zaehler /= 5 then
bit_zaehler := bit_zaehler + 1;
else
bit_zaehler := 0;
end if;
end if
end process;

ausgang <= signal (bit_zaehler);

Ich hoffe das funktioniert so, leider habe ich jetzt nix zum Testen. Unter Templates im WebPack findest du übrigens auch Beispiele für solche Wandler.

Sven