VHDL-Forum

  
Sie sind nicht eingeloggt.
LoginLogin Kostenlos anmeldenKostenlos anmelden
BeiträgeBeiträge MembersMitglieder SucheSuche HilfeHilfe
VotesUmfragen FilesDateien CalendarKalender BookmarksBookmarks

Beitrag schreiben   Auf diesen Beitrag antworten    VHDL-Forum -> Anfänger Anfang   zurück   weiter   Ende
Autor Beitrag
witteks
Stammgast


Beiträge: 27
New PostErstellt: 10.05.05, 21:51     Betreff: Re: Fehler bei Signal Synthese Antwort mit Zitat  
ALPINA Erwachsene Skihelm Grap, Blac...
Hallo ChristofR,

das Problem beginnt ab der Zeile
elsif counter >= 130 then

Da sich das elsif auf die clk-Flanke bezieht, kommt es zu dem Fehler.
Die Abfrage von counter darf nur an Flanken erfolgen, ansonsten mußt du das außerhalb des Prozesses asynchron verarbeiten. Ich versuche noch hinter die Funktion zu kommen und kann vielleicht noch einen Lösungsvorschlag bringen.

Sven
nach oben
Benutzerprofil anzeigen Private Nachricht an dieses Mitglied senden Website dieses Mitglieds aufrufen
Sortierung ändern:  
Beitrag schreiben   Auf diesen Beitrag antworten    VHDL-Forum -> Anfänger Mailbox leeren Anfang   zurück   weiter   Ende
Seite 768 von 885
Gehe zu:   
Search

powered by carookee.com - eigenes profi-forum kostenlos

Design © trevorj