VHDL-Forum

Juergen · Gast

Hi,

ich versuche mich seit ein paar Tagen an einer Statemachine für den ISA-Bus (PC). Die Entwicklungsumgebung ist von Altera (Quartus II + Cyclone-Evalboard). Einfache VHDL Programme habe ich damit schon zum funktionieren gebracht :-)

Die ISA-Bus Statemachine ist eigentlich auch nicht so kompliziert. Die Kompilierung erfolgt auch ohne Fehlermeldungen. Aber beim Optimierungsschritt wird die Warnung ausgegeben, das wichtige Signale statisch auf GND oder VCC verdrahtet wurden. Im Hierachy-Browser wird angezeigt, das für die Statemachine keine Resourcen benötigt werden.

"Warning: Following 16 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting results
Info: Pin PC_D[15] has a permanently enabled output enable
...
Info: Pin PC_D[0] has a permanently disabled output enable"

"Warning: Reduced register isa_controller:inst5|controller:U0|currentState~21 with stuck data_in port to stuck value GND
...
Warning: Reduced register isa_controller:inst5|controller:U0|currentState~25 with stuck data_in port to stuck value GND"

Ich habe darauf geachtet die Signale möglichst auf IO-Ports zu legen, damit diese nicht wegoptimiert werden.
BTW: Kennt jemand eine Möglichkeit, mit der man die Optimierung von bestimmten Signalen unterbinden kann?

Ich nehme an, dass der Fehler im VHDL-Programm liegt. Hier bin ich mir nicht ganz sicher, ob ich den bidirektionalen Datenbus richtig behandle.
Wie kann ich den Fehler eingrenzen, wenn alles wegoptimiert wurde?

Soll ich den Code (280 Zeilen) mal posten?

Gruß,
Jürgen.

f!REB!RD · Gast

Hi Juergen,

ich habe mir dein Design eben angesehen. Sehr interessante Anwendung.
Der VHDL-Code ist richtig und funktioniert so auch!

Du hast allerdings im Schaltplan die ALE-Leitung nicht an den VHDL-Block angeschlossen. Dadurch wird der erste Zustand der FSM nie verlassen und der Kompiler erzeugt daher statische Zustände für die Signale...

Gruß,
f!REB!RD
;-)