VHDL-Forum

Jonatan · Erstellt: 22.05.08, 22:45 Betreff: Re: Wertzuweisung std_logic_vector

Hallo Lukas,

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SIGNAL signal1 : std_logic_vector(31 DOWNTO 0);
SIGNAL signal2 : std_logic_vector(23 DOWNTO 0);

signal1 <= signal2;
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Bei dieser Zuweisung weiß der Compiler nicht welche Bits des einen Vektors er welchem Bit im anderen Vektor zuordnen soll; das mußt Du explizit festlegen, z.B. so

signal1(23 downto 0) <= signal2;

Du könntest nämlich auch folgendes gemeint haben:

signal1(31 downto 8) <= signal2;

Soweit klar?

Grüße,
Jonatan