VHDL-Forum

Gast · Erstellt: 25.12.09, 00:03 Betreff: Re: elsif ungleich case ?

Zitat: Saibot521

Beabsichtigt war von mir eine case-anweisung mit einem speichernden verhalten. Das Ganze soll ein Testmustergenerator werden. Bei der Simulation funktioniert es so wie es soll, halt eben nur nicht in der Hardware.

Das IO stellt einen Ausgangsvektor dar, ist also keine Variable und auch kein Signal

@BerndR - das mit dem Signal dazwischen hab ich auch schon versucht. Es brachte aber nicht den gewünschten erfolg.

Kleiner Tipp: Ich würd immer auf die Simulation vertrauen. Allerdings misst Du den Code dann auch entsprechend schreiben, dass HW und Simulation dasselbe implementiert. Bsp. Sensitivity Listen .... werden in der Simulation korrekt ausgewertet, in der HW aber ignoriert. Ist z.B. eines der Punkte in Deinem 2 prozess, dort steht der Clk drin, d,h, die Simuklation aktualisiert die Daten immer nur,wenn Clk sich ändert. Bei allen anderen Signalen nicht. Die HW ändert den Wert bei einer Änderung auf allen Signalen, die in dem Prozess verwendet werden.

Du solltest Dir überlegen, das ganze sauber üner einen getakteten Prozess zu schreiben - da das ja ohnehin den Wert speichern soll.