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kopfsalat
Gast
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Erstellt: 15.09.05, 22:29 Betreff: component immer mit port(...) ?
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Hi! Ich arbeite mich derzeit in der wenigen Freizeit etwas in VHDL ein, und nutze dafür ein Spartan 3 von Xilinx mit Web ISE. Wahrscheinlich werden in naher Zukunft daher einige VHDL-bezogene Fragen auftauchen, die ich gerne hier im Forum stellen möchte (1. Google-Hit!).
Zum Beginn eine ganz einfache (?) Frage:
Bei der Strukturbeschreibung muss man ja per component die Komponenten definieren, z.B. per:
component MYENTITY port (A : std_logic); end component MYENTITY;
Meine Frage nun: Ist das erwähnen der ports notwendig? Ich habe nirgendwo eine Möglichkeit gesehen, die port-list einfach wegzulassen, so dass ggf. automatisch bei späterer Instanziierung die ganz normale Portdefintion aus der entsprechenden Entity-Beschreibung genutzt wird. So müsste man ja stets die Portlists doppelt halten und pflegen.
Weiss da jemand eine Antwort ? Danke!
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jo
Gast
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Erstellt: 29.10.09, 15:49 Betreff: Re: component immer mit port(...) ?
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Das würde mich auch interessieren...
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Gast
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Erstellt: 03.11.09, 09:28 Betreff: Re: component immer mit port(...) ?
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Warum soll das nicht notwendig sein? Wenn Du die Ports wegläßt, dann matcht die Komponente nicht !
Check mal ein gutes VHDL Buch, dort wird das mit den Instanziierungen normalerweise erklärt.
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