VHDL-Forum

Gast · Erstellt: 22.12.09, 12:22 Betreff: Re: elsif ungleich case ?

Hm, abgesehen davon SIND die beiden Beispiele unterschiedlich. Im ersten wird der Takt abgefragt, im zweiten nicht :-)

Laut VHDL ist ein Case oder ne Sequenz von IFs nämlich äquivalent ineinander überführbar, wenn man das in beiden Fällen korrekt und gleich beschreibt. Und sinnvollerweise "vollständig" um die Latche zu vermeiden - aber Latche würden in beiden Fällen eingefügt, wenn die Anweisungen "unvollständig" sind.

BTW, die Synthesetools sagen das einem auch, d.h. man bekommt ne entsprechende Warning.