VHDL-Forum

Gast · Erstellt: 24.12.09, 15:12 Betreff: Re: elsif ungleich case ?

Nachdem ich feststellen mußte das ISE auch noch Problem mit vielen elsif Anweisungen hintereinander hat ... mußte ich mir was neues einfallen lassen. Das hier ist bei rausgekommen:

process (clk)
begin
if falling_edge(clk) then
-------------- Alle Eingänge auf 0 setzen
if (Data_counter_16_Bit_TMG_1 = "0000000000000001") then IO(1) <= '0'; IO(2) <= '0'; IO(3) <= '0'; IO(4) <= '0'; end if;
-------------- Testmuster 1
if (Data_counter_16_Bit = "0000000000000011") then IO(1) <= '1'; end if;
if (Data_counter_16_Bit = "0000000000001111") then IO(1) <= '0'; end if;
if (Data_counter_16_Bit = "0000000000011001") then IO(2) <= '1'; end if;
if (Data_counter_16_Bit = "0000000000100101") then IO(2) <= '0'; end if;
if (Data_counter_16_Bi = "0000000000101111") then IO(3) <= '1'; end if;
if (Data_counter_16_Bit = "0000000000111011") then IO(3) <= '0'; end if;
if (Data_counter_16_Bit = "0000000001000101") then IO(4) <= '1'; end if;
if (Data_counter_16_Bit = "0000000001010001") then IO(4) <= '0'; end if;
...
end if;
end process;