VHDL-Forum

pzwack · Registrierter Benutzer Beiträge: 4

Zitat: nobbe

während ich den post geschrieben habe ist mir ein licht aufgeangen.....

habs jetzt rausgefunden, warum das bei mir net getan hat, habe aus dem bit_vector jetzt mal ein std_logic_vector gemacht und scho tuts....
jetzt muss mir das nur noch jemand erklären.

Nun ja: Als ob es in VHDL nicht genug Zahlentypen gibt, hat es ZWEI Sorten von Signed/Unsigned, je nachdem welches Modul du benutzt:

use ieee.numeric_std.all;
--> type UNSIGNED is array (NATURAL range <>) of STD_LOGIC;

use ieee.numeric_bit.all;
--> type UNSIGNED is array (NATURAL range <> ) of BIT;

Bleib bei STD_LOGIC, das ist der De-Facto-Standard für alle, und die mehrwertigen Zustände haben schon ein paar Mal den Abend beim Debuggen gerettet.