VHDL-Forum

stephan · Registrierter Benutzer Beiträge: 1

Hallo erstmal

.
Ich brauche gern ein bisschen Hilfe über VHDL-Syntax. Hier ist meine Frage.
das unten stehenden ist Teil des Programms für die Konfiguration des MACH4A5-128/64 in den JTAG Testmodi mit Hilfe von ispLEVER von Lattice. ich verstehe nicht ganz die Bedeutung von bit_vector , linkage bit_vector,die dort fast überal vorkommen. wielleicht kann ja mir jemand dabei helfen. ich weiss dass in (Eingang bedeutet) unsd out (Ausgang)
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entity M4A5_128_64_XXYC is

generic(PHYSICAL_PIN_MAP : string := "PQFP_100pin");

port (
DED_IN : in bit_vector(0 to 5); -- Clocks/Inputs
IO : inout bit_vector(0 to 63); -- I/O pins
TCK, TMS, TDI, TRST: in bit; -- JTAG inputs
TDO : out bit; -- JTAG outputs
ENABLEB : linkage bit; -- Program Enable pin

VCC : linkage bit_vector(0 to 7);
GND : linkage bit_vector(0 to 15)
);
***********************************************************************
Danke für Ihre Hilfe
stephan

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Hallo Stephan,

linkage bedeutet das nicht bekannt ist ob der port eingang oder ausgang ist.

Es gibt 5 Port Modes
IN -- der Port ist ein Eingangsport
OUT -- der Port ist ein Ausgangsport
INOUT -- bidirektionaler Port
BUFFER -- bidirektionaler Port; zu jedem Zeitpunkt wird der Port nur
von höchstens einer Quelle getrieben
LINKAGE -- unbekannt, ob Eingang oder Ausgang

ein bit_vector ist nichts anderes als eine zusammenfassung (array) von bits [bit(0) -bit(x)].

Ein bit kann (darf) nur die Werte 0 und 1 annehmen, ansonsten währe es ein std_logic_vector.

Hoffe es hilt Dir.

Gruesse,

Michael

daisymaria · Gast

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mamimum · Gast

Thank you for sharing lolbeans

Wolic03 · Registrierter Benutzer Beiträge: 3

bedeutet das nicht bekannt ist ob der port eingang oder ausgang ist.