VHDL-Forum

chrisnix · Registrierter Benutzer Beiträge: 1

Hallo !!
Ich beschäftige mich erst seit kurzer Zeit mit der Simulation von VHDL unter Modelsim XE6.0a .
Soweit funktioiert es recht gut mit Modelsim aber leider ist es nicht möglich "interne Signale" darzustellen.
Die internen Signale sind auch nicht in Modelsim zu finden. Erst wenn ich die internen Signale nach außen führe sind diese in ModelSim zu finden. Nur werden leider hier die Timings in der Timingsimulation verfälscht.

Hat jemand eine Idee wie ich die internen Signale in ModelSim sichbar machen kann ?

Gruß
Christian