VHDL-Forum

witteks · Stammgast Beiträge: 27

Hallo!

Wenn ich es richtig verstanden habe, benutzt du die Xilinx Edition.
In dieser Variante schreibst du einfach eine Testbench und klickst danach auf "Simulate Post-Place & Route VHDL-Model". Die Ergebnisse der Ausgänge entsprechen dann den Verzögerungen in der "Realität". Timing Simulationen sind aber für komplexe Schaltungen immer sehr rechenintensiv und sollten zur Überprüfung von Verletzungen der Setup- und Holdzeiten eingesetzt werden. Durch Bekanntmachung von Frequenzen in den Constraint-Dateien ist man dann aber schon ein Stück weiter. Im Normalfall, bei synchroner Programmierung von Prozessen, reicht der Einsatz der Behavioral Simulation, solange man sich nicht im Grenzbereich der Takte des FPGA befindet.

Gruß, Sven