VHDL-Forum

youghorta · Registrierter Benutzer Beiträge: 3

Ich möchte mal frage, ob jemand Bescheid weiß, wie ich mit dem ModelSim XE II 5.7g eine Simulation starte, die mir auch berücksichtigt, wie lang die Verzögerungen in den Gattern und in den Leitungen innerhalb eines Chips!! Und ob es überhaupt mit der freien Software möglich ist??

Wäre euch sehr dankbar, wenn ihr mir so schnell wie möglich antwortet!!!

Viele Grüße…

Said

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Hallo,

Du kannst auf jeden fall eine Timing simulation machen.
Du must in der ISE von Xilinx bei den Implementation properties angeben das er ein "Post PAR simulation model" erzeugen soll.

Dieses VHDL file kannst du dann mit dem ModelSim Simulieren.

Gruesse,

Michael

youghorta · Registrierter Benutzer Beiträge: 3

Vielen Danke für deine Antwort!!

Ich hab deine Anweisungen gefolgt und hab die Dtei mit der Endung _timesim.vhd erzeugt... Nun habe aber unbekannte Unterdateien dabei wie z.B. x_an2, x_or3... usw.

Jetzt bin ich Ahnungslos wie ich das simuliere und wie ich dem Programm beibringe, was das für Dateien sind!!??

Danke nochmal...

Said

Dr. Faustus · Administrator Beiträge: 107 Ort: Aßling

Hallo,

sachen wie x_an2, x_or3... usw sind in der unism und simprim library definiert die Du im ModelSim als library verlinken musst. Die libs findest du unter c:\Xilinx\vhdl\src.

Viel erfolg!

Michael

witteks · Stammgast Beiträge: 27 Ort: Cottbus

Hallo!

Wenn ich es richtig verstanden habe, benutzt du die Xilinx Edition.
In dieser Variante schreibst du einfach eine Testbench und klickst danach auf "Simulate Post-Place & Route VHDL-Model". Die Ergebnisse der Ausgänge entsprechen dann den Verzögerungen in der "Realität". Timing Simulationen sind aber für komplexe Schaltungen immer sehr rechenintensiv und sollten zur Überprüfung von Verletzungen der Setup- und Holdzeiten eingesetzt werden. Durch Bekanntmachung von Frequenzen in den Constraint-Dateien ist man dann aber schon ein Stück weiter. Im Normalfall, bei synchroner Programmierung von Prozessen, reicht der Einsatz der Behavioral Simulation, solange man sich nicht im Grenzbereich der Takte des FPGA befindet.

Gruß, Sven

marketing99 · Junior-Mitglied Beiträge: 11

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