VHDL-Forum

mgottke

Hallo Zusammen,

aus einem komplexen Design möchte ich über Testpattern ein VHDL-Modul testen. Das Modul enthält mehrere Daten-Adress-Bus Interface die zu stimulieren sind. Nun sind dazu in einer Projekt-Library Konstanten für die Adressen definiert, welche in dem Modul verwendet werden. Z.B.:
constant ADDR_SET_MINTIME : std_logic_vector(15 downto 0) := x"0004";
In der Testbench werden dazu aus einem Textfile Testpattern gelesen. Da die Konstanten sich im Laufe der Entwicklung hin und wieder nochmal ändern, würde ich ungern auf die meinen Testpattern die Adresse absolut eingeben sondern mit dem Konstanten-Namen. Z.B.:
wr ADDR_SET_MINTIME 56
rd ADDR_SET_MAXTIME
anstelle von
wr 4 56
rd 8

Hat jemand ne Idee - oder besser sogar noch eine Lösung - für das Problem?