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Fault Simulation
Hallo,
ich möchte gern wissen, wie die "truth table" bei stuck-at-1 fault funktioniert. 1. Anhang: die Schaltung
2. Anhang: die Wahrheit Tabelle
Die Frage, die zu diese Tabelle führt war:
"determine the truth table for the output y for the fault-free case and for exactly one stuck-at-0 or stuck-at-1 fault on each of the wires A to E respectively"
Meine Frage: wie bekommt man diese Wahrheittabelle?, was bedeutet A/0 oder A/1 z.B?
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arthurembo |
17.08.11, 16:47 |
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Re: Verständnis Frage: Event and Delta cycles
thanks, I understand now!
:D
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arthurembo |
17.08.11, 16:20 |
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Verständnis Frage: Event and Delta cycles
Hallo,
ich brauche Hilfe zum Verständnis vor Events in VHDL. ich habe das folgende Problem: es sei die folgende Beschreibung:
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
ENTITY anything IS
END anything;
ARCHITECTURE behavior OF anything IS
SIGNAL a, c, d : std_ulogic := '0' ;
SIGNAL b, e : std_ulogic := '1' ;
BEGIN
a <= '1' AFTER 2 ns, 'X' AFTER 3 ns, '0' AFTER 5 ns, '1' AFTER 8 ns;
b <= 'H' AFTER 5 ns, '1' AFTER 7 ns, 'X' AFTER 10 ns;
c <= TRANSPORT a NAND b AFTER 3 ns;
d <= a NOR c AFTER 2 ns;
PROCESS (a, e)
VARIABLE v: std_ulogic := '1';
BEGIN
e <= v XOR a;
v := NOT a AND e;
END PROCESS;
END behavior;
Ich möchte die Events Liste für die Signale c und d. Ich habe die Lösung aber ich verstehe etwas nicht. Ich habe die Lösung angehängt. Meine Frage ist, warum wird für das Signal d bei 7 ns das Event gelöscht?. ich vermute, es hat was mit dem delay model zu tun aber ich finde keine Erklärung dafür.
Danke schön im Voraus
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arthurembo |
16.08.11, 18:02 |
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