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ChristofR
New PostErstellt: 11.05.05, 07:36     Betreff: Re: Fehler bei Signal Synthese Antwort mit Zitat  
R.E.D. 2 - Noch älter. Härter. Besse...
Hallo witteks,

danke für den Tipp mit der Flanke

schau mal unter:

http://www.i-tip.de/projectDCF/dcfDoku.html

genau das möchte ich in VHDL anstatt wie dort in Verilog machen.

Mein Code soll das Flussdiagramm das man dort findet beschreiben, vielleicht kannst du mir dabei ein bischen unter die arme greifen

wär cool

Christof
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