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STD_LOGIC: type 'z'
Hallo!
Ich versuche gerade, ein VHDL SPI-Interface auf meinem Xilinx Spartan3 Starter-Kit-Board zum laufen zu bringen. Ich arbeite mit ISE. In der Behavioral-Simulation funktioniert auch alles super, in der Post-Route-Simulation springen 2 Signale nach der Initialisierung mit dem Wert '1' plötzlich auf 'z'.
Weiß von euch vielleicht jemand, woran das liegen könnte? Vielleicht gibt es ja Standardfehler, die zu so einem Ergebnis führen?
Ich brauche das SPI-Interface für meine Arbeit an der Uni und habe es ziemlich eilig, es wäre also super nett, wenn Ihr alle kräftig antwortet! Vielen Dank schon mal im voraus,
Hannes!
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Hannes |
09.01.07, 20:06 |
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Parallelisierung der Grundrechenarten!
Hallo zusammen,
ich bin Student und arbeite gerade an einem FPGA! Eine meine Aufgaben ist es, die vier Grundrechenarten +, -, * und / in VHDL zu beschreiben. Hierbei kommt es mir vor allem auf einen hohen Grad an Parallelisierung an.
Es wäre sehr nett, wenn mir jemand bei folgenden Fragen helfen könnte:
- Gibt es parallel arbeitende Addierer, Subtrahierer, Multiplizierer und Dividierer?
- Welche eignen sich am besten?
- Gibt es vielleicht schon fertige Bibliotheken?
Vielen Dank schon mal im voraus,
Lg, Hannes
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Hannes |
07.11.06, 21:21 |
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VHDL und Eclipse
Hi,
ich bin Student an der TU-München und muss nun die Regelung eines inversen Pendels mit Hilfe von VHDL in ein FPGA übertragen!! Ich habe bei Wikipedia gelesen, das es mittlerweile auch ein Eclipse-PlugIn für VHDL gibt, habe aber im weiteren Web nichts gefunden! Hat von euch jemand schon mal was von so einem Plugin gehört? Ist soetwas überhaupt sinnvoll, oder gibt es andere bessere Alternativen?
Vielen Dank schon mal für eure Antworten!!!!
Grüße,
Hannes
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Hannes |
28.09.06, 12:57 |
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